[kischo]

Ja, viele Vorteile sind mir schon irgendwie bewust, aber ich hab das halt noch nie gemacht mit SMD ...

beste was ich diesbezüglich bisher hinbekommen hab sind 4 Drähte nebeneinander auf Pads im Abstand von 1mm, also es geht...

naja ich hab mich jezt schon auf LTspice eingelassen,
ich denke es gibt erstmal nicht zu viele Neuerungen auf einmal

ich werd da erstmal noch ne Weile ohne SMD versuchen rumzutüfteln,
dann bleibt mit noch die Möglichkeint mich später weiter zu verbessern
-ich weiß lahme Ausrede...

[kischo]

So, es gibt sogar ein Modell für den IR2110.
Naja das Symbol mußte ich selber bauen aber sonst...
leider macht das beim simulieren öfter probleme
meißt hilft es an der Diode D1 was zu ändern

https://stromrichter.org/d-amp/content/i...altung.png

[Rumgucker]

Wir haben hier im Download-Bereich noch ein selbstgemachtes, dafür aber viel schneller und ohne Ärger. Sobald Du in den DIY kommst, kannst Du Dir da auch was laden.

[kischo]

Das klingt intressant, wann und wie kommt man denn in den DIY-Bereich?
hab ja schon davon gelesen aber mich noch nicht getraut danach zu fragen...

[alfsch]

fragen is immer erlaubt

ganz einfach: wenn du hier ne weile "mitmachst" , dh nicht nur kurz mal da bist und dann nie wieder...
biste bald "automatisch" im team...

[kischo]

Oh, intressant, ich bin ja erst seit gut 2 Wochen hier aktiv, das kam mir länger vor ...
nagut, dann werd ich mal versuchen die sache ruhig anzugehn und vllt noch etwas warten mit der gesammtsimulation mit IR2110

Zeit sich mit anderen Problemen zu beschäftigen...
Totzeiten über nen Schmittrigger wurde ja von Basstler empfohlen,
mal von SMD hin oder her abgesehen, mir snd die Vorteile der Schmittrigger gegenüber den Komparatoren noch nicht ganz klar.
ich muß doch trotzdem n C auf/end-laden?
ich brauch also lediglich keine 2. Referenzspannung (1/2Vcc) mehr?
dafür müßte ich für die vorgeschlagenen (SN74AUP1G14) ne weitere versorgung mit 3,3V machen...

[Rumgucker]

Hier ist unsere Version

Zitat:**********************************************************************
.param t_HO_rise=120n t_HO_fall=94n
.param t_LO_rise=115n t_LO_fall=99n
.param ron=6

.SUBCKT IR2110 Vdd HIN SD LIN Vss HO Vb Vs Vcc .COM LO

S1 HO Vb N008 Vss SWP
S2 Vs HO N009 Vss SWP
S3 LO Vcc N010 Vss SWP
S4 .COM LO N011 Vss SWP
A1 N005 Vss Vss Vss Vss N009 N008 Vss BUF Trise={t_HO_rise} Tfall={t_HO_fall}
A2 N006 Vss Vss Vss Vss N011 N010 Vss BUF Trise={t_LO_rise} Tfall={t_LO_fall}
S7 N005 Vss N001 N002 SW
S8 N006 Vss N001 N004 SW
R1 N007 N005 100k
R2 N007 N006 100k
R3 Vdd N001 10Meg
R4 N001 Vss 10Meg
R5 N005 N002 40Meg
R6 N006 N004 40Meg
R7 N002 HIN 10Meg
R8 N004 LIN 10Meg
R9 HIN Vss 750k
R10 LIN Vss 750k
R11 Vss SD 750k
S9 Vdd N007 N003 SD SW
R12 N007 N003 400Meg
R13 N003 N001 100Meg
R14 Vss N007 100k

.model SWP SW(Ron={ron} Vt=0.8)
.model SW SW()

.ENDS

[kischo]

erstaunlich bis vor 3 Tageb hätte ich nie gedacht dass mir n satz solcher Zeilen weiterhelfen kann.
Das Modell funst echt gut, viel dank, werd gleich mal n bichen rumsimmulieren...

[Rumgucker]

Ich vergleiche unser Modell öfter mit dem Orginalmodell. Aber bisher hab ich noch keinerlei Unterschiede gesehen. Nur vor ein paar Tagen hatten wir einen Fehler beim SD-Eingang entdeckt, der nie auffiel, weil man SD selten nutzt. Der ist aber hierbei schon repariert.

Naja... es gibt einen Unterschied: bei unserem Modell schmiert Spice nicht ab und unser IR2110 lässt Spice recht zügig rechnen.

[Basstler]

Der "Vorteil" von Schmitttrigger liegt in der Anwendung.
Letztlich ist es ein Komparator mit Hysterese (typ.1V, +-0,5V), fallen 3 Widerstände weg -> Platz.
Dann ihre Geschwindigkeit & Stromsparmentalität, das schaffen die typ. HighSpeed Komparatoren nicht ... dafür sind sie präziser (und teuer).

Die Präzision braucht man beim Gate verzögern eher nicht, die Geschwindigkeit schon. Zudem sind sie auch noch pflegeleichter ... die schwingen von hause aus erstmal nicht ... Komparatoren ziemlich fix (äusserst Layout-Empfindlich).

Wegen extra Spannung ... bei typ. 50-500µA, die so ein Tiny Gatter "frisst", langt idR. ne Zener Diode + Vorwiderstand.

[voltwide]

@Basstler
Wenn Dich single gates interessieren, solltest Du mal einen Blick auf
die Tiny Logic von Fairchild werden. Die sind mit 6V spezifiziert,
können aber nach meiner Erfahrung locker mit 7V betrieben werden.
Da sind so schon recht giftig mit mehreren 100mA Ausgangsstrom,
können also auch als gate-driver herhalten.
Gibts auch als Dual-Gatter im SOT-23-6!

[Basstler]

Jupp sind bekannt, hab immer nen kleinen Vorrat an NC7S14 da

Die TIs sind mir nur grad zwischen die Finger gekommen, da ich im Büro im Sub-Milliwatt Bereich basteln "darf" ... ganz, ganz undankbare Geschichte ... mach aber auch spass.

[voltwide]

Die sollten eigentlich auch in keinem Gewürzregal fehlen!

[kischo]

simmulieren macht ja echt viel spaß!
Nur das da immer so schlechte Ergebnisse bei rauskommen

https://stromrichter.org/d-amp/content/i...r_prob.png
in dem Moment wo der Ausgang abfällt, vermute ich zieht die Miller-kapazität das obere Gate nach oben (bis 3V)
und das scheint die Ursache für die Stromspitze mit 6A durch beide FETs hindurch zu sein

Lösungsansätze?

[Rumgucker]

Was stört Dich an dem kleinen Spikechen?

[kischo]

naja ich hab mal n bischen mit den Railspannungen rumgespielt und wenn die da sind wo ich sie gern hätte sind die Spikes inner Spitze
nicht mehr bei 6A sondern bei 60A (ca. 10ns)
Das is sicher nicht gut für die Bauteile und an EMI will ich gar nicht erst denken...

[Basstler]

Probier mal ne kleine Schottky (bsp. MBR0530L) parallel zum R gate, Kathode zum Treiber, Anode -> Gate.

[kischo]

die Idee war gut, hat aber nix gebracht, leider.

Wenn ich auf der Zeitachse reinzoome sieht man auch das erst die Stromspitzen da sind, danach erst kommt die Flanke des Ausgangs und die Rückwirkung (miller) auf das Gate
https://stromrichter.org/d-amp/content/i..._prob2.png
ich bin verwirrt, wie war das gleich noch zeitlicher Zusammenhan - Ursache - Wirkung

Ich hab ne neue Beobachtung, die Spikes treten nur bei Aussteuerung auf, in Ruhelage gibs da praktisch Nix.
ich vermute das das mit der Rückwirkung aus dem Filter zu tun hat (Srom "aus" der Spule)...
und der wiederum beeinflußt die Steilheit der Flanken des Ausgangs:
ohne Aussteuerung bei 4-6 V/ns sind keine Spikes da.
Mit Aussteuerung sind immer nur Spikes bei der steileren Flanke mit ca 20-25 V/ns
Die "flachere" Flanke bei Aussteuerung hat ca 10-11 V/ns und keine Spikes.

[voltwide]

Zu dem kleinen gate-spike: Das riecht schon nach
Ladungsinjektion von drain in das gate, d.h
es müßte zeitgleich passieren mit der pos
drainflanke. Der Effekt ist mir vertraut,
der hierbei zustande kommende Spitzenpegel
um +2V am gate ist ein typischer Wert.

Rein rechnerisch ist die
Angelegenheit am besten über die Ladungen
nachvollziehbar: Die Millerladung Qdg wird
in die Gate-Eingangskapazität hineingepumpt
und führt dort zur vorübergehenden Aufladung.
Da ladungs-bestimmt ist die
Amplitude dieses spikes unabhängig
von der slewrate der drain-Spannung.
Unter dem Gesichtspunkt der Sicherheit
gegen shoot-through dürften Deine 2V
da noch durchaus im grünen Bereich sein.
Wenn Du die Betriebsspannung erhöhst,
erhöht sich diese Ladung mit, d.h.
die Angelegenheit wird irgendwann kritisch.

Um diesen Effekt generell zu minimieren
sehe ich folgende Möglichkeiten
-FETs verwenden mit einem kleinen Verhältnis Qdg/Qgs
-FETs mit hoher pinch off Spannung verwenden,
auf keinen Fall logic-level Typen
-parallel zum gate einen Kondensator von wenigen
nF parallel schalten. Für diesen Vorschlag mag
man mich hier steinigen, aber manchmal
ist das der letzte Ausweg.
-Aus der Pionierzeit stammt die Idee,
das gate mit -10V~-15V zu sperren.
Die daraus sich ergebende Barriere
gegen Ladungsinjektion bietet
perfekten Schutz selbst bei
extrem schnellen drain-Spannungsprüngen.

Und in der Tat haben die gemessenen slewrates
unmittelbar zu tun mit der Grösse des
grundsätzlich induktiven Ausgangsstromes.
Nimm an hi-side und lo-side Mosfet
verschieben insgesamt eine Ladung von 50nC
bei einer Betriebsspannung von 50V.
Mit einem Ausgangssgtrom von 1A
werden diese 50nC in 50ns umgeladen,
also zeigen sich drain Flanken mit
50V/50ns = 1V/1ns.
Die Steilheit am PWM-Ausgang nimmt
also proportional zu über dem Laststrom.

[kischo]

ja, das mit dem C am Gate ging mir auch schon durch den Kopf...

hab aber einen andere Festellung gemacht, oh man,
was man alles finden kann, wenn man lange genug auf solche bekloppten zickzack Grapfen starrt ...
Die Inverse Diode war nicht komplett abgeschaltet.
Sie hat sich den Strom mit der Parallelen MBR20100CT nur geteilt.
(MBR20200CT soll verwendet werden, vllt hol ich mir dafür doch noch n Spice Modell)

hab jetz einfach mal zu dem FET in reihe ne Diode geschaltet, und der Schoot is runter von 60A auf 10A
wenn ich nun noch C's am Gate anbringe (4,7nF) gehts nochmal tunter auf 5A
langsam wirds ...
jetz kann ich in ruhe Schlafen, morgen wird dann vllt weitersimmuliert...