[voltwide]

Zu dem kleinen gate-spike: Das riecht schon nach
Ladungsinjektion von drain in das gate, d.h
es müßte zeitgleich passieren mit der pos
drainflanke. Der Effekt ist mir vertraut,
der hierbei zustande kommende Spitzenpegel
um +2V am gate ist ein typischer Wert.

Rein rechnerisch ist die
Angelegenheit am besten über die Ladungen
nachvollziehbar: Die Millerladung Qdg wird
in die Gate-Eingangskapazität hineingepumpt
und führt dort zur vorübergehenden Aufladung.
Da ladungs-bestimmt ist die
Amplitude dieses spikes unabhängig
von der slewrate der drain-Spannung.
Unter dem Gesichtspunkt der Sicherheit
gegen shoot-through dürften Deine 2V
da noch durchaus im grünen Bereich sein.
Wenn Du die Betriebsspannung erhöhst,
erhöht sich diese Ladung mit, d.h.
die Angelegenheit wird irgendwann kritisch.

Um diesen Effekt generell zu minimieren
sehe ich folgende Möglichkeiten
-FETs verwenden mit einem kleinen Verhältnis Qdg/Qgs
-FETs mit hoher pinch off Spannung verwenden,
auf keinen Fall logic-level Typen
-parallel zum gate einen Kondensator von wenigen
nF parallel schalten. Für diesen Vorschlag mag
man mich hier steinigen, aber manchmal
ist das der letzte Ausweg.
-Aus der Pionierzeit stammt die Idee,
das gate mit -10V~-15V zu sperren.
Die daraus sich ergebende Barriere
gegen Ladungsinjektion bietet
perfekten Schutz selbst bei
extrem schnellen drain-Spannungsprüngen.

Und in der Tat haben die gemessenen slewrates
unmittelbar zu tun mit der Grösse des
grundsätzlich induktiven Ausgangsstromes.
Nimm an hi-side und lo-side Mosfet
verschieben insgesamt eine Ladung von 50nC
bei einer Betriebsspannung von 50V.
Mit einem Ausgangssgtrom von 1A
werden diese 50nC in 50ns umgeladen,
also zeigen sich drain Flanken mit
50V/50ns = 1V/1ns.
Die Steilheit am PWM-Ausgang nimmt
also proportional zu über dem Laststrom.