01.04.2011, 04:38 PM
Hi, hier wie angekündigt meine Schaltungsidee die ich gerne verwirklichen würde, jedoch noch ein paar Fragen bezüglich der Korrektheit habe.
Der Schaltplan ist nur prinzipiel zu verstehen und die Bauteile sind (erstmal) nur Beispiele.
Hier der Schaltplan:
(hoffe das das so richtig ist mit dem Bild)
Die Sache ist soweit mein Verständnis reicht ein SODFA und basiert auf dem Elektor D Amp aus diesem Forum (daher hab ich für die OP`s den CD4050 erstmal eingesetzt ausm Original praktisch) nur das ich hier gerne N-Channel Mosfets benutzen möchte und 2 Betriebsspannungen bevorzuge, da das denk ich einiges einfacher macht....... glaub ich zumindest ^^
Die Schaltung kurz erklärt (ich denk zwar das ich mir das bei dem Fachwissen hier schenken kann aber ich kanns ja mal üben ^^)
Also:
Das Signal kommt gleichspannungsmäßig entkoppelt auf den Integrator U1a wo auch das Pre-Filter-Feedback einbezogen wird, von dort fungieren die restlichen OP`s des CD4050 als Treiber für die ,,mitleren" Treiber, ich bin bis jetzt kein Fan von den ,,großen" Treiber IC`s da ich denke das ich mit dem A/B Treiber freier in der Treiberleistung bin, welche Überkreutz verschaltet sind, soll heißen:
Positive Halbwelle oberer Fet High,
der NPN des oberen Treibers wird leitend und schaltet den Fet über den Gatewiderstand durch, gleichzeitig springt der NPN der unteren Stufe an und schliest das Gate des untereren kurz, was jetzt noch keine Auswirkung hat da das Gate ja noch nicht geladen ist.
Negative Halbwelle unterer fet ,,High"
der PNP der Oberen Treiberstufe schließt das Gate des oberen Fet über die Diode gegen GND kurz, gleichzeitig springt der PNP der unteren Treiberstufe an und lädt das Gate des unteren Fet.
Damit will ich verhindern das beide Fets gleichzeitig leiten und mir Delayschaltungen sparen. Das funktioniert aber nur wen der ,,kleine" Treiber auch eine Negative Halbwelle ausgibt, wo ich mir beim CD4050 nicht sicher bin da die Ausgangsspannung nach Datenblatt immer nur zwisch 0 und VDD sein kann was mich jedoch wundert, da das ganze auch nen VSS (also einen für + und - Versorgung) hat und deshalb doch auch Negativ ausgeben können müßte.....?
Als Ausgangsfilter ist hier erstmal ein RC-Filter eingebaut da ich kein Fan von Spulen bin wegen den Zickigkeiten bei der Induktivität und Beeinflussung untereinander.
Das ist vorerst mal das was ich mir gedacht habe, lasse mich aber gerne umstimmen und hoffe das die Schaltung nicht al zu großer Schwachsinn ist^^(wenns den welcher ist)
Dan haut mal drauf ^^ Mfg Chris
Der Schaltplan ist nur prinzipiel zu verstehen und die Bauteile sind (erstmal) nur Beispiele.
Hier der Schaltplan:
(hoffe das das so richtig ist mit dem Bild)
Die Sache ist soweit mein Verständnis reicht ein SODFA und basiert auf dem Elektor D Amp aus diesem Forum (daher hab ich für die OP`s den CD4050 erstmal eingesetzt ausm Original praktisch) nur das ich hier gerne N-Channel Mosfets benutzen möchte und 2 Betriebsspannungen bevorzuge, da das denk ich einiges einfacher macht....... glaub ich zumindest ^^
Die Schaltung kurz erklärt (ich denk zwar das ich mir das bei dem Fachwissen hier schenken kann aber ich kanns ja mal üben ^^)
Also:
Das Signal kommt gleichspannungsmäßig entkoppelt auf den Integrator U1a wo auch das Pre-Filter-Feedback einbezogen wird, von dort fungieren die restlichen OP`s des CD4050 als Treiber für die ,,mitleren" Treiber, ich bin bis jetzt kein Fan von den ,,großen" Treiber IC`s da ich denke das ich mit dem A/B Treiber freier in der Treiberleistung bin, welche Überkreutz verschaltet sind, soll heißen:
Positive Halbwelle oberer Fet High,
der NPN des oberen Treibers wird leitend und schaltet den Fet über den Gatewiderstand durch, gleichzeitig springt der NPN der unteren Stufe an und schliest das Gate des untereren kurz, was jetzt noch keine Auswirkung hat da das Gate ja noch nicht geladen ist.
Negative Halbwelle unterer fet ,,High"
der PNP der Oberen Treiberstufe schließt das Gate des oberen Fet über die Diode gegen GND kurz, gleichzeitig springt der PNP der unteren Treiberstufe an und lädt das Gate des unteren Fet.
Damit will ich verhindern das beide Fets gleichzeitig leiten und mir Delayschaltungen sparen. Das funktioniert aber nur wen der ,,kleine" Treiber auch eine Negative Halbwelle ausgibt, wo ich mir beim CD4050 nicht sicher bin da die Ausgangsspannung nach Datenblatt immer nur zwisch 0 und VDD sein kann was mich jedoch wundert, da das ganze auch nen VSS (also einen für + und - Versorgung) hat und deshalb doch auch Negativ ausgeben können müßte.....?
Als Ausgangsfilter ist hier erstmal ein RC-Filter eingebaut da ich kein Fan von Spulen bin wegen den Zickigkeiten bei der Induktivität und Beeinflussung untereinander.
Das ist vorerst mal das was ich mir gedacht habe, lasse mich aber gerne umstimmen und hoffe das die Schaltung nicht al zu großer Schwachsinn ist^^(wenns den welcher ist)
Dan haut mal drauf ^^ Mfg Chris