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(2/4) Multiphase Step-Up Wandler - Boost Converter
#61
Eine Differenz von Null geht wohl nicht.

V1:

[Bild: 99_LTC_CurrentPath_V1.png]

V2:

[Bild: 134_LTC_CurrentPath_V2.png]

Letztere, also die ursprüngliche nicht "optimierte" Variante scheint besser. klappe

Bzw kann man da primärseitig noch umbauen und sekundär den obeneren Schalter drehen.
 
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#62
Die sind beide gut, denke ich. Probleme dürfte keine davon machen.

Was ich hier aber "vermisse" sind RC-Bedämpfungen - falls es Probleme mit Ringing oder steilen Flanken geben sollte. Hast du welche eingeplant?
 
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#63
Noch nicht.

Nach dem Disaster mit dem LTC4020 sehe ich wohl vor:

Widerstände in Reihe zur BS Diode
Widerstand am Pin des Boost-Supply-Pins
Gate-Widerstände als RC oder R + RC ?

 
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#64
Bezüglich der Masse bin ich verwirrt:

[Bild: 170_Powerdomain.png]

VBIAS ist die Hauptversorgung, welche nach "Signal GND" aka SGND entkoppelt werden soll. SGND ist für alle "Small Signal Components ans Compensation".

INTVCC wird normal aus VBIAS gespeist, soll aber nach GND entkoppelt werden - welches nun, PGND oder SGND?

Im Datenblatt nicht zu erkennen:

[Bild: 191_Powerdomain2.png]

C3/C4 sind in LTPowerCAD nicht angegeben, somit optional? Welche Anordnung ist sinnvoll für jeweils einen Messzweig:

Rs1 + Rs2 nah an der Spule, C1 (C3) direkt am Chip

oder

Rs1 nah an der Spule und Rs2 + C1 (C3) nah am Chip

Das Demo-Board hilft bzgl. GND/SGND auch nicht weiter.

http://cds.linear.com/docs/en/demo-board...-2-SCH.PDF
 
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#65
Ich würde keinen C ans Gate tun. Widerstand oder Widerstand in Reihe mit (Diode || Widerstand) reicht.

Die GNDs sind am Chip ohnehin eins, ich würde auf keinen Fall unterm Chip versuchen die GNDs zu trennen sondern eher so dick es geht durchziehen, am besten auf dem Top-Layer. Der C für IntVCC sitzt dann auch direkt am IC.

Den richtigen Rückpfad für kritische Ströme (vor allem Gateantrieb LowSide, das macht erfahrungsgemäß am leichtesten Ärger wenn er in die Messung kommt und wird häufig vergessen) musst du "außen" im restlichen Layout festlegen.
 
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#66
Naja, beim LTC4020 wird GND und SGND streng getrennt. Eben alles, was FB und Comp. betrifft wird auf SGND geführt und dies an einem Punkt mit GND verbunden.

Auf meinem Board mit LTC4020 habe ich das nicht getan, weil ich es bisher so gehandhabt habe, dass sich durch räumliche Trennung die Ströme dem Weg "selbst" auf der Place suchen (sollen).

Das funktionierte bisher für alle Wandler, die nicht von LT waren, gut.

Man muss da aber auch sagen, dass das ThermalPAD beim LTC4020 SGND ist und nicht PGND.

Edit:

Aufm EVM vom LTC3784 ist es auch so, wie ich es sonst täte:

[Bild: 35_Powerdomain3.png]

Genau so habe ich es beim LTC4020 auch gemacht, nur ist hier das ThermalPAD, wie gesagt, SGND. Dort habe ich ebenfalls den Pin PGND auf ThermalPad verbunden und von da auf dem ded. GND-Layer. Und, wie wir im anderen Thread gesehen haben, gibt es da Startprobleme. (Ob die nun genau daher kommen, weiss ich immer noch nicht)
 
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#67
V3, kleinste Schleifendifferenz.

[Bild: 140_LTC3784_V3_PCB.png]

[Bild: 165_LTC3784_V3_PCB2.png]

[Bild: 19_LTC3784_V3_PCB3.png]

4 Lagen mit je 1 Oz. sollten wohl (mindestens) sein.
 
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#68
die gate-pfade/schleifenflächen sind sicher recht lang, ist das ok?
 
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#69
50-60mm sind es wohl, eventuell komme ich auch rechts neben die Spulen, dann +/-90 Grad gedreht.

Schleifenfläche ist "unkritisch" meinte Tobi, viel kleiner geht's nun auch nicht, wenn man nur einseitig bestücken möchte.

Edit:

Luftlinie jeweils von der Controller-Mitte zum Gate sind es 35-40mm.
 
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#70
Umgeräumt sind es, Luftlinie, 19-32mm.

[Bild: 118_LTC3784_V4_PCB.png]

Preisfrage:

Ist es besser kürzere Verbindungen mit stark differierender Länge, oder besser längere Verbindungen mit wenig differierender Länge zu haben?

Smile


[Bild: 124_LTC3784_V3_PCB_Gate.png]

[Bild: 68_LTC3784_V4_PCB_Gate.png]

Edit:

Direkt neben die FETs gesetzt ergibt sich die kürzeste Distanz mit der größten Varianz.

Das Board ist 100x100mm.

[Bild: 66_LTC3784_V3_4_PCB_Mookup.jpg]
 
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#71
Parameter zur Gateansteuerung.

[Bild: 131_LTC3784_Gate_BW.png]

[Bild: 143_LTC3784_Gate_Loss.png]

[Bild: 176_LTC3784_Gate_Impedance.png]
 
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#72
gate-leitungen von mehreren cm sind durchaus üblich imho.
Bei sehr giftigen Treiberstufen kann der Serienkreis gate-Induktivität - gate-Kapazität angeregt werden. Für diesen Fall solltest Du gate-Reihenwiderstände vorsehen (10R sollte reichen).
Ansonsten würde ich die gate-Leitungsinduktivität versuchen zu minimieren, d.h. möglichst exakte Parallelführung von Hin- und Rückleitung, auch wenn es dadurch insgesamt etwas länger wird.
Ob sich unterschiedliche Paarlängen der verschiedenen MOSFETs auswirken - glaube ich eher nicht - wenn man mal von 30cm/ns Lichtgeschwindigkeit ausgeht.

...mit der Lizenz zum Löten!
 
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#73
Wie darf man sich das mit Hin-Rückleitung vorstellen - ich ziehe eine parallele Leiterbahn vom FET-GND zum PGND des Controllers zurück, für alle 4 FETS pro Controller? Da der Controller mit seinem Thermal-PAD auf die Masselage kontaktiert und die FETs auch, habe ich dann nicht eine (zusätzliche) Masseschleife?

Aufm EVM wird einfach vom Treiber zum FET geroutet und der Rest macht die Plane.

Ich verstehe nicht so ganz.
 
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#74
Schleifen sind überall da schlecht wo sich Ströme schnell ändern sollen.
Gatekreis, geschaltene Ströme, usw.

Nur da wo sich der Strom nicht schnell ändert, in Reihe zu Induktivitäten, usw, sind Schleifen unkritisch.

Sonst, genau was Voltwide sagt.

Zitat:Wie darf man sich das mit Hin-Rückleitung vorstellen - ich ziehe eine parallele Leiterbahn vom FET-GND zum PGND des Controllers zurück, für alle 4 FETS pro Controller? Da der Controller mit seinem Thermal-PAD auf die Masselage kontaktiert und die FETs auch, habe ich dann nicht eine (zusätzliche) Masseschleife?

Das ist die Krux dabei...ich würde die Hin-Leitung oben machen, aber die Rückleitung als Leiterbahn direkt daneben oder darunter entlangziehen. Die darf dann später ruhig in einer Plane verschwinden. Hauptsache der Pfad
- ist nicht unterbrochen
- führt nicht über Teile der Plane wo er Störungen erzeugen kann, z.B. zwischen Fußpunkt eines Spannungsteilers und GND vom IC.

Edit: Die einzig perfekte Lösung geht mit potentialfreien Gatetreibern für die Lowside...
 
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#75
Gutes AN zum Layout:

http://cds.linear.com/docs/en/applicatio...an136f.pdf

Warum wird in Abbildung 11 GND oben nicht durchgezogen?

[Bild: 112_GND_PATH.png]
 
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#76
Die Durchkontaktierungen deuten doch auf eine Verbindung zu einem Innenlayer, oder übersehe ich da was?
...mit der Lizenz zum Löten!
 
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#77
Schon richtig, aber warum nicht oben (zusätzlich) durchgehend?
 
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#78
Laut FAE wird das mit dem Layout SO nichts. Weih

Beide Controller "together as close as possibe" und mitte rechts.
 
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#79
Habe fertig..  Weih

   
 
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#80
Inzwischen ist viel Wasser die Oker hinab geflossen welche ein träger Fluß ist.
...mit der Lizenz zum Löten!
 
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