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FPGA & Class D - es geht weiter
#22
Zitat:Für 10uH und 100Hz wäre Z = 2*pi*100*10u =6mOhm.
Also würde hier die Impedanz im LS Kreis bei Sättigung um 6mOhm fallen.
Genau da gehe ich (noch) nicht mit. Ich betrachte nicht die NF, sondern das was innerhalb einer Schaltperiode (Schaltfrequenz 200kHz bis 1MHz) passiert. Wird hier die in Sättigung gehende Spule betrachtet, fällt auf, dass die Ausgangsspannung nicht linear zum Tastverhältnis des Schaltreglers ist. Ich folgere darraus, dass die Nichtlinearität (in erster näherung) unabhängig von der Frequenz und abhängig von der Amplitude des modulierenden Signals ist.
 
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FPGA & Class D - es geht weiter - von Sven - 07.05.2015, 06:33 PM
[Kein Betreff] - von christianw. - 07.05.2015, 07:07 PM
[Kein Betreff] - von Sven - 07.05.2015, 07:35 PM
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[Kein Betreff] - von voltwide - 07.05.2015, 11:53 PM
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RE: - von voltwide - 09.05.2015, 02:42 PM
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RE: FPGA & Class D - es geht weiter - von Sven - 09.10.2017, 08:50 AM
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RE: FPGA & Class D - es geht weiter - von Sven - 10.10.2017, 10:45 PM
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RE: FPGA & Class D - es geht weiter - von Sven - 14.10.2017, 06:06 PM
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