[alfsch]

aha....wie vermutet: logischer Fehler; du hast zwei asynchrone ckls .... der eine ADAU , der master clock, muss natürlich auch den clock(bcl, lrckl) für den anderen ADAU liefern. Dann sollte es astrein laufen.

(ein resync auf den 2. clock mit dem Asrc sollte auch gehen, wenngleich du damit ja nur den Fehler in der "Logik" -wer liefert Referenz-Takt- deckelst. )

so:

   


ps.
ist ein weinig wie im Film "Highlander"  : "Es kann nur EINEN geben..."