22.12.2010, 10:17 PM
Zunächst verstehe ich nicht, weshalb man eine hohe PWM-Trägerfrequenz nehmen sollte. Das ist nicht nur ein Problem für den D-Amp, sondern die Zeitrasterung würde bei 64k-Schritten / PWM-Zyklus in den pico-Sekunden-Bereich rutschen. Ich denke, dass man eine möglichst niedrige PWM-Taktfrequenz wählen sollte, vielleicht 100kHz.
Bei 100kHz PWM-Zyklus wäre das allerdings immer noch eine Abtastrate von 6,4 GHzt für 150psec/bit.
Da sowas offensichtlich unpraktikabel ist, bietet sich ein hybrides
Verfahren an.
So was in der Art wie: Nur ein Teil der Datenbits wird für die Zeitquantisierung genutzt, der Rest steuert über einen DAC eine analoge Rampe zur Feinpositionierung des PWM-Umschaltzeitpunktes.
Bei 100kHz PWM-Zyklus wäre das allerdings immer noch eine Abtastrate von 6,4 GHzt für 150psec/bit.
Da sowas offensichtlich unpraktikabel ist, bietet sich ein hybrides
Verfahren an.
So was in der Art wie: Nur ein Teil der Datenbits wird für die Zeitquantisierung genutzt, der Rest steuert über einen DAC eine analoge Rampe zur Feinpositionierung des PWM-Umschaltzeitpunktes.
...mit der Lizenz zum Löten!