[E_Tobi]

Ziemlich akademisch, bei dem 40mm-Elko, nebenan, oder? 

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(27.05.2017, 11:57 AM)christianw. schrieb: Bei mir passte es noch.

Bei mir nicht - die pads sollten hier immer noch fürs Löten etwas frei gestellt werden, zumal man vorher nicht mit Bestimmtheit die genaue Bauform festlegen kann. Gerade an dieser Stelle habe ich gerne etwas Luft.

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(27.05.2017, 11:58 AM)E_Tobi schrieb: Ziemlich akademisch, bei dem 40mm-Elko, nebenan, oder? 

durchaus, eine gewisse Pingeligkeit ist nicht ab zu streiten

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So ist jetzt der Plan - mit kleinen via-Stickereien
   

[christianw.]

Hat das einen besonderen Grund, warum du nicht direkt am Pad stitcht?
.

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(27.05.2017, 11:36 PM)christianw. schrieb: Hat das einen besonderen Grund, warum du nicht direkt am Pad stitcht?
.

Ja, da bin ich noch nicht drauf gekommen!
Bin noch sozusagen ein stitch noob
Dann werde ich es nochmal mit areas auf der Unterseite probieren

[christianw.]

Im OpenGL Mode kannst du das Via einfach mit "D" rumschieben, wenn du im Routingsmode bist.

[E_Tobi]

(27.05.2017, 11:36 PM)christianw. schrieb: direkt am Pad stitcht?

Lötstopplack, Pastenschablone => Probleme beim Prozess, soferns keine capped (oder, je nach Position, plugged) Via ist...
Ist zumindest mein Stand zu dem Thema. 
Deshalb, als Sicherheitswert für flexible fertiger-Wahl, min. 0.3mm Rest-Lötstopp zwischen Pad und Via.

Oder ist das anders, inzwischen?

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[christianw.]

@Tobi, nein sehe ich ähnlich. 0.3mm haben wir hier aber noch nicht erreicht. Für den (asiatischen) Fertiger lasse ich 0.1mm minimale Lötstopbreite gelten (Für alle Lacke ausser Schwarz/Weiss), das bekommen sie hin.

Aus eigener Erfahrung kann ich sagen, dass man sich dort in der Fertigung (subjektiv) mehr Mühe bei feinen Layouts gibt. (An deren Spec-Grenze)

Bohrbild/Versatz etc. sind dann in der Regel besser.

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@Volti, Vias on Pad würde ich jetzt nicht machen. (Dafür die Fläche aber "solid" anbinden)

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ok.

[christianw.]

Um nochmal auf meinen Layoutvorschlag zurückzukommen, MP zeigt im DB folgendes:

   

Und sagt:

Keep  the  path  of  switching  current  short  
and  minimize  the  loop  area  formed  by  the  
input  capacitor,  high-side  MOSFET,  and  
Schottky diode.

Keep   the   connection   from   the   power  
ground → Schottky  diode → SW  pin  as  short  
and wide as possible.

Ensure  all  feedback  connections  are  short  
and  direct.  Place  the  feedback  resistors  
and compensation components as close to
the chip as possible.

Connect  IN,  SW,  and  especially  GND  to  
large  copper  areas  to  cool  the  chip  for  
improved  thermal  performance  and  long-
term reliability. For single layer PCBs, avoid
soldering the exposed pad.

---

Das Gegenteil von dem jetzigen Layout.  

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Oder Eval:

   

[christianw.]

Bezüglich Drossel, schau dir mal diese an:

http://www.mouser.com/ds/2/3/ASPI-4030S-253675.pdf

Diese Type ist auf dem roten 3255 verwandt, sollte deinen Anforderungen nach Induktivität bei Spitzenstrom eigentlich genügen.

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Anbei Footprint und 3d-Modell.


  ABRACON_ASPI-4030S.zip (Größe: 21,02 KB / Downloads: 256)

[voltwide]

Ich kenne dieses Layout sehr wohl und finde nicht dass bei mir nun das Gegenteil realisiert wäre.
Allerdings finde ich deren Routing des sground unter der Drossel hindurch voll Panne.
Und der fb-path hat maximale Länge.
so what?

[christianw.]

Ja, das ist auf dem EVM sinnvoller gelöst.

Bleibt trotzdem noch:

"Connect IN, SW, and especially GND to
large copper areas to cool the chip for
improved thermal performance and long-
term reliability. "

[voltwide]

(28.05.2017, 02:55 PM)christianw. schrieb: Bezüglich Drossel, schau dir mal diese an:

http://www.mouser.com/ds/2/3/ASPI-4030S-253675.pdf

Diese Type ist auf dem roten 3255 verwandt, sollte deinen Anforderungen nach Induktivität bei Spitzenstrom eigentlich genügen.

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Anbei Footprint und 3d-Modell.

ööö - "shielded" - soll das ein Witz sein?
Ich sehe da offene Doktorhüte

[christianw.]

Die ist doch gedichtet über das Ferrite-Epoxy-Gemisch. (Epoxy resin and magnetic powder)

Musste ja nicht, war nur ein Vorschlag - ich bitte um Entschuldigung.

[voltwide]

Ach diese Geschichte - na ja, dann sei Dir noch mal verziehen

[voltwide]

eben hab ich mir mal das gezeigte EVAL angesehen.
Manches sieht zwar da schön kurz aus, aber wie ist es z.B. mit der Verbindung EingangsCap-Minuspol zur Freilaufdiode-Anode?
Also ich bin nicht so überzeugt, dass das insgesamt nun soviel besser ist.
Ich weiss auch nicht, was für ne clearance da eingestellt ist, ich schätze mal so 0,1..0,15.
Finde ich alles ein bisschen sehr filigran für 50V Betriebsspannung.

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edit: hatte den unteren layer vergessen einzublenden