[Rumgucker]

Oder ich bau genau so den Funktionsgenerator.

Der Z80 bringt die Intelligenz. Sinustabellen berechnen, Grafik steuern, Userparameter erfassen. Und der CPLD macht all das, was der Z80 nicht kann.

Eigentlich fehlt mir nur eine Knopfzellenpufferung fürs RAM, damit die dort geladenen Z80-Programme nicht verdunsten.

Hmmm.... es fehlt dann noch ein R2R-Netzwerk und Alfschs LM7171 und fertig wäre die Kiste.

[voltwide]

Ich hätte da noch 300-400 R2R-Netzwerke zu 10k anzubieten,
die gleichen, die Alfsch vor ner Weile von mir bekommen hat.

[Rumgucker]

Vielen Dank... aber ich hab noch schnelle DA-Wandler. Das ist nicht das Problem.

Das Problem ist, ob ich das wirklich so machen will.

[Rumgucker]

Hmmmm....

das Teil könnte mich interessieren....

http://www.jcwolfram.de/projekte/vhdl/fbas_enc/main.php

[Rumgucker]

Ich komm gut klar. Genaugenommen ist das wirklich pipifax einfach. Die DDS-Kiste ist wirklich ein wunderschöner Einstieg.

Ich stelle mir also einen Chip vor, der ungefähr wie folgt gestaltet ist:



Der Chip besitzt einen bidirektionalen Datenbus, den ich mit RD- und WR-Signalen steuere. Ob auf dem Datenbus ein Control- oder Daten-Wort steht, wird mit dem "CnD"-Pin gesteuert. Und rauskommen tut aus dem Chip ein hochfrequentes DDS-Signal, was einem DA-Wandler zugeführt wird.

*klick*

Und schon erzeugt der Wizard ein Gerüst, was noch mit ein paar wenigen VHDL-Zeilen angefüllt werden muss.

So schnell kann man gar nicht gucken, wie man sich so einen Chip zusammengeschnitzt hat.

Extrem cool

[Rumgucker]

Wenns Interesse gibt, zeig ich, wie es weiter geht.

[alfsch]

moss man dir jetzt auch schon jeden fussel aus der nase ziehen?

[Rumgucker]

Na.. Dir als FPGA-Freak muss ich ja wohl nix erklären, oder? ;baeh

[Rumgucker]

So... nun hab ich endlich mal wieder etwas Zeit für VHDL...

[Rumgucker]

Schade. Ich kam auf die tolle Idee, intern mit 3-state-Bussen arbeiten zu wollen. Hab mir irgendwie vorgestellt, dass das effizient sei.

Also nochmal alles in die Tonne....

[Rumgucker]

Also diese Malerei von Schaltplänen ist (für mich) 1000-mal effektiver als die direkte VHDL-Eingabe:



Einfach Schaltplan malen (geht wie bei LTSpice), Anschlusspins zuordnen, brennen - fertig ist der Chip. Fast "rapid prototyping".

Den VHDL-Code, der aus dem Schaltbild erzeugt wird, ist "verständlich" und kann optimiert werden, falls überhaupt nötig.

Nachteil: der Schaltplan-Editor ist nicht besonders stabil. Ein Umlaut in einer Beschriftung und der ganze Plan ist für Xilinx nicht mehr lesbar. Naja.. da der Schaltplan in ASCII ist, kann man solche Defekte wieder reparieren. Und dann ab und an Abstürze. Nix, womit man nicht leben könnte.

Kurzum: absolut praxistauglich. So macht die Chip-Entwicklung richtig Spaß.

[Hans Dorn]

/klugscheißmodus an

Durch das verwenden von 74xx-Makros führst Du zusätzliche Bausteingrenzen ein. Das macht es dem Compiler recht schwer, eine optimale Lösung zu finden.
Nimm lieber die Xilinx-Libs.

Der '390 ist ein Dekadenzähler. Hast Du den absichtlich verwendet?

[Rumgucker]

Ja. War mit Absicht, um ne dekadische Frequenz-Grobunterteilung zu bekommen. Unten rechts hab ich nen einfachen binären Counter genommen - da ging das. Aber dekadische hab ich in der Lib nicht gefunden.

[Hans Dorn]

Ah, OK

[Rumgucker]

Wenn ich mir den resultierenden VHDL-Code so anschaue, dann kriegt man richtig Angst.

So nen Schaltplan zieht man in wenigen Minuten runter. Aber an dem VHDL-Code hätte ich wochenlang gesessen - mit allen dabei entstehenden Fehlern.

Kurzum: es ist zwar nicht so sportlich, wie VHDL direkt einzugeben. Aber die Schaltplaneingabe ist hochgradig zielführend.

So kann man wirklich nicht meckern.

[Hans Dorn]

Zitat:Original geschrieben von Rumgucker

Wenn ich mir den resultierenden VHDL-Code so anschaue, dann kriegt man richtig Angst.

Keine Bange, selbstgetricktes VHDL ist deutlich kürzer als das, was der Code-Generator aus Deinen grafischen Plänen macht.

[Rumgucker]

Naja... die wichtigeren Fragen sind eigentlich:

1. ob der Chip nach der Schaltplaneingabe voller ist, als mit direkter VHDL-Eingabe

2. was schneller zu erfassen geht

3. wie hoch die Fehlerquote jeweils ist

[Hans Dorn]

Zitat:Original geschrieben von Rumgucker

Naja... die wichtigeren Fragen sind eigentlich:

1. ob der Chip nach der Schaltplaneingabe voller ist, als mit direkter VHDL-Eingabe

2. was schneller zu erfassen geht

3. wie hoch die Fehlerquote jeweils ist

Zu 1.) Das kommt darauf an, wer den Plan malt. Wenn Du direkt mit den nativen Elementen des FPGA projektierst, bekommst Du eine optimale Ausnutzung des Chips.
Ist aber seeeehr mühsam.

2. Bei größeren Designs ist VHDL schneller.
3. Meine Fehlerquote mit VHDL ist astronomisch :P

[Rumgucker]

Zitat:Original geschrieben von Hans Dorn
...mit den nativen Elementen des FPGA...

Ich "kenne" bisher nur den einen CPLD 95144, der mir wie ein etwas groß geratenes PAL (z.B. 16R8) längst vergangener Zeiten erscheint. Bei den Dingern hatte man damals die Terme noch von Hand erstellt. Da gabs kein VHDL oder gar Schaltbild.

Insofern... ich meckere auf hohem Niveau...

[Rumgucker]

Mir ist gestern abend eine Idee gekommen, wie man mit Digitalschaltkreisen Frequenzen vervielfachen kann. Und das ganz ohne PLL und mit symmetrischem Ausgang. Ich werds mal mit Xilinx simulieren.... vielleicht sogar mit Spice...