30.12.2015, 09:06 PM
Weil integrierte ADCs so langsam sind. Die Quantisierung der Stellgröße hängt direkt an der Samplingfrequenz.
Nehmen wir die eh schon schicken SAR-ADC vom Cortex F7 - 2.4MSPs => 416ns.
Synchronisiert mit dem Start des Zykluses startet der ADC free running. Erster Wert, 416ns, zweiter Wert 833ns, dritter Wert 1.25µs, usw... plus Zeit zur Aufintegration...
Das resultiert in Frequenzschritten (Edit: für den LLC) mit immer 1/(n*416ns) plus Totzeit.
Ganz schön grob. Bei einer gegebenen Stufe könnte man aus der Stromsteilheit dann rückwärts auf den entstehenden Stromfehler rechnen...aber ich denke mit aktuellen integrierten ADCs wird das nichts, digital. Wenn dann mit analoger Hilfselektronik. Oder mit echt niederfrequent laufenden LLCs.
Nehmen wir die eh schon schicken SAR-ADC vom Cortex F7 - 2.4MSPs => 416ns.
Synchronisiert mit dem Start des Zykluses startet der ADC free running. Erster Wert, 416ns, zweiter Wert 833ns, dritter Wert 1.25µs, usw... plus Zeit zur Aufintegration...
Das resultiert in Frequenzschritten (Edit: für den LLC) mit immer 1/(n*416ns) plus Totzeit.
Ganz schön grob. Bei einer gegebenen Stufe könnte man aus der Stromsteilheit dann rückwärts auf den entstehenden Stromfehler rechnen...aber ich denke mit aktuellen integrierten ADCs wird das nichts, digital. Wenn dann mit analoger Hilfselektronik. Oder mit echt niederfrequent laufenden LLCs.