24.01.2019, 04:42 PM
(Dieser Beitrag wurde zuletzt bearbeitet: 24.01.2019, 04:45 PM von voltwide.)
(24.01.2019, 04:36 PM)voltwide schrieb:(24.01.2019, 04:18 PM)christianw. schrieb: Was macht Kanal2 auf dem 2 Plot, hängt er da 2x?
Ich glaube, ich habs gefunden. Bei PCLK/16 zeigt sich folgendes Bild (ch1=T1Irq, ch2=PWM)
Ansteigende blaue Flanke: Ende PW M-Zyklus, d.h. Timer Ovl
triggert den Irq
Der zeigt sich ca 3,5us später (steigende Flanke gelb)
In der Zwischenzeit sind wohl irq-typische Registerrettungen passiert.
Die fallende Flanke des Irq erfolgt ca 7us nach dem Zählerüberlauf -
und damit ist die Irq-Rate begrenzt auf ca 100..130kHz.
Das ist das momentane Nadelöhr - könnte man meinen.
Andererseits hatte ich das globale Irq-Enable mal ganz abgeschaltet -
und bin trotzdem nicht über 125kHz PWM gekommen.
Es könnte weiterhelfen mal den CPU-Clock per fuse bit auf die PLL zu legen.
Um auf Deine Frage zurückzukommen: Der Irq wird nicht fertig innerhalb eines PWM-Zyklus -> Stack Overflow!!!
(24.01.2019, 04:40 PM)christianw. schrieb: Lol, natürlich hilft die PLL da weiter...Macht Sinn hinsichtlich Irq-Verstopfung - aber ohne Irq geht es auch nicht weiter
...mit der Lizenz zum Löten!