29.06.2013, 12:34 AM
? Wieso das?
Für die 2 Zelle gilt:
3V0 + Zelle2 verglichen mit 6V.
Bei 3V0 + 3V0 == 6V -> Schaltpunkt.
Bei 3V0 + 4V2 == 7V2 -> alles i.o.
Mit R3 = R4 = R5 = R6 = R7 = R8. Die Komparatoren werden doch hochohmig genug am Eingang sein, so dass für den Spannungsteiler "unbelastet" gilt?
Edit:
Ja, Komparator + OPV muss auf volles Potential.
Edit2:
Die Ausgänge der Komparatoren liefern doch 0 und +UB, ist das nicht ein bischen viel für nen OR? (TTL/CMOS)
Da müsste doch jeweils noch ein FET zwischen Ausgang und Pull-Up.
Für die 2 Zelle gilt:
3V0 + Zelle2 verglichen mit 6V.
Bei 3V0 + 3V0 == 6V -> Schaltpunkt.
Bei 3V0 + 4V2 == 7V2 -> alles i.o.
Mit R3 = R4 = R5 = R6 = R7 = R8. Die Komparatoren werden doch hochohmig genug am Eingang sein, so dass für den Spannungsteiler "unbelastet" gilt?
Edit:
Ja, Komparator + OPV muss auf volles Potential.
Edit2:
Die Ausgänge der Komparatoren liefern doch 0 und +UB, ist das nicht ein bischen viel für nen OR? (TTL/CMOS)
Da müsste doch jeweils noch ein FET zwischen Ausgang und Pull-Up.