[Gast]

durchlaufverzögerung ~14ns (slow) bei weiter gestiegender kapazitiver belastung,
der verringerte ohmsche widerstand schränkt weiter die ausgangsspannung ein:

[Bild: digihctest62xk.gif]

ich denke, das sollte erst einmal genügen, zu zeigen, dass diese modelle so gut sind,
wie modelle nur sein können, wer 74HC-MOS simulieren möchte, sollte diese modelle in
erwägung ziehen; aus den modellanweisungen ergibt sich, daß das verhalten z.b. eines
schmitt-trigger nor- oder oder-gatters grundsäztlich gleich sein sollte, ich werde es aber
dennoch zur letzten sicherheit mal überprüfen