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Ich hätte da noch 300-400 R2R-Netzwerke zu 10k anzubieten,
die gleichen, die Alfsch vor ner Weile von mir bekommen hat.
...mit der Lizenz zum Löten!
Vielen Dank... aber ich hab noch schnelle DA-Wandler. Das ist nicht das Problem.
Das Problem ist, ob ich das wirklich so machen will.
Wenns Interesse gibt, zeig ich, wie es weiter geht.
Administrator
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moss man dir jetzt auch schon jeden fussel aus der nase ziehen?
Don't worry about getting older. You're still gonna do dump stuff...only slower
Na.. Dir als FPGA-Freak muss ich ja wohl nix erklären, oder? ;baeh
/klugscheißmodus an
Durch das verwenden von 74xx-Makros führst Du zusätzliche Bausteingrenzen ein. Das macht es dem Compiler recht schwer, eine optimale Lösung zu finden.
Nimm lieber die Xilinx-Libs.
Der '390 ist ein Dekadenzähler. Hast Du den absichtlich verwendet?
Ja. War mit Absicht, um ne dekadische Frequenz-Grobunterteilung zu bekommen. Unten rechts hab ich nen einfachen binären Counter genommen - da ging das. Aber dekadische hab ich in der Lib nicht gefunden.
Wenn ich mir den resultierenden VHDL-Code so anschaue, dann kriegt man richtig Angst.
So nen Schaltplan zieht man in wenigen Minuten runter. Aber an dem VHDL-Code hätte ich wochenlang gesessen - mit allen dabei entstehenden Fehlern.
Kurzum: es ist zwar nicht so sportlich, wie VHDL direkt einzugeben. Aber die Schaltplaneingabe ist hochgradig zielführend.
So kann man wirklich nicht meckern.
Naja... die wichtigeren Fragen sind eigentlich:
1. ob der Chip nach der Schaltplaneingabe voller ist, als mit direkter VHDL-Eingabe
2. was schneller zu erfassen geht
3. wie hoch die Fehlerquote jeweils ist